DSP Klausur 17.08.04 Aufgabe 3-5)

[Gast]

Hi, hat jemand nen Ansatz oder ne Musterlösung für Aufgabe 3-5 ? Irgendwie weiss ich nicht so recht wie man da rangehen soll:

Aufgabe 3)
Das FPGA XC3 S 400 verfügt über 32 KB RAM (16 Blöcke zu je 2 KB), 16 18-bit-Multiplizierer mit 50 MHz Operationsrate und ca. 8000 Logikzellen miz je einem 4-bit-LUT und einem Flipflop. Lässt sich mit diesen Ressourcen und einer geeigneten Implementierung (distributed arithmetic oder mit den vorhandenen Multiplizierern) ein sechskanaliges, symmetrisches FIR-Filter, 16-bit-Daten und Koeffizienten, Länge 1024, Samplerate 96 KHz realisieren?

Aufgabe 4)
Kann die Verarbeitungsaufgabe in 3) auch von einem einzelnen 21262-Prozessor aus der Sharc-Familie geleistet werden?

Aufgabe 5)
Bestimmen Sie den Daten- und Koeffizienten Speicherbedarf für die Filteraufgabe 3)/4) bei Anwendung der schnellen Faltung.

[janosh]

Morgen mittag ist Fragestunde, ich hatte auch vor, da mal hinzugehen: http://www.tu-harburg.de/ti6/. Ansonsten habe ich auch schon ein paar Ideen, was diese Aufgabe betrifft. Vielleicht schreibe ich die nachher mal hier rein.

Gruß, Jan

[Akashi]

Leider beantworten die bei TI6 weder Fragen noch Emails. Ich wäre auch an einem Ansatz interessiert.... (Vielleicht klappts ja noch bis morgen )

Beste Grüsse