Wo Drain, wo Source?

[beta]

Ich beziehe mich auf die Musterlösung zu Blatt 5:

http://www.tu-harburg.de/~sebs0363/mate ... ungen5.pdf

Aufgabe 5.1.b) - "Aufgabe NAND ROM-Zelle 2"

Angaben:

M1 und M2 sind in Reihe geschaltet.
M1 in Sättigung - M1: n-Kanal, Anreicherungstyp
M2 im linearen Bereich - M2: n-Kanal, Verarmungstyp

In der Lösung wird gesagt, dass im Falle V_BL = V_WL1 = V_WL2 = 2,5 der Transistor M1 den Strom bestimmt.

Meine Frage:

1. Da es wegen der Serienschaltung ja eh' nur einen Strom gibt und man deshalb die I_D-Gleichungen für M1, M2 gleichsetzt, finde ich die Angabe, dass M1 (alleine) I_D bestimmt, sowieso zumindest überflüssig.

2. Damit M1 den Strom bestimmen kann, muß M2 einen größeren Stromfluß zulassen als M1. M2 darf auf jeden Fall nicht in die Nähe des Abschaltens kommen.

- M1 hat einen U_GS > 0 > U_TH mit Annahme Drain oben, Source unten. -> Transistor an.

- M2 hat ein negatives U_TH. D.h. wenn man von der Richtung V_GS = -2,5V annimmt, sperrt M2, was obiger Annahme wiederspricht. Um dies zu beheben, muss V_GS = +2,5V sein. Nur dann sind auch I_D_M1 und I_D_M2 in gleicher Richtung (wo wie es in der Musterlösung gleichgesetzt wird).

Mit V_GS > 0 bei einem n-Kanal Verarmungstyp befinden wir uns außerhalb des üblichen Kennlinienbereiches. Das ist ja erst einmal ergal.

In dieser Aufgabe liegen die Drainanschlüsse also immer oben. Aber woher erkenne ich denn i.A., wie herum Drain und Source liegen?

[xigua]

In dieser Aufgabe liegen die Drainanschlüsse also immer oben. Aber woher erkenne ich denn i.A., wie herum Drain und Source liegen?

Meine Eselsbrücke:

Beim p-MOS sind die Löcher die Ladungsträger. Somit kann die Quelle (=Source) der Ladungsträger nur auf der "positiveren" Seite sein, weil es dort mehr Löcher gibt.

Beim n-MOS sind Elektronen die Ladungsträger. Somit kann die Quelle (=Source) entsprechend nur auf der "negativeren" Seite sein.

[beta]

Gilt das immer - ganz egal ob ANREICHERUNG oder VERARMUNG? Die Schaltungen HST-Script S. 9.4 machen nämliche nicht so recht Sinn ...

[xigua]

Die Schaltungen HST-Script S. 9.4 machen nämliche nicht so recht Sinn ...

Ich glaube, daß die Reihenfolge dort falsch angegeben ist. Habe mir damals zusammengereimt, daß es folgendermaßen sein müßte:

- NMOS-Treiber und NMOS-Last ----> c)
- NMOS-Treiber und PMOS-Last ----> a)
- PMOS-Treiber und PMOS-Last ----> d)
- PMOS-Treiber und NMOS-Last ----> b)

[beta]

1.

- PMOS-Treiber und NMOS-Last ----> b)

Bei b) (s.u.) ist aber der NMOS M2 Treiber und der PMOS M1 Last. Damit wäre die Kombination PMOS-Treiber und NMOS-Last aber nicht mehr mit einem Schaltbild vertreten und eine andere Kombination (2. von oben, wie a)) 2x. Fehler im Text / in den Bildern?

2.
Dann zur Funktionsweise: Rätselhaft! Angaben im Script:

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9.4 b)

            VDD
          __|
        ||
        ||-<- M2
  Vin___||___
            |
    ________|___ Vout
    |       |
    |       |
    |     __|
    |   ||
    |   ||->- M1

    |___||___
            |
            |
            |
            |
           VSS

Meine Interpretation - mit deinen Angaben oben:

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9.4 b)

            VDD
          __|
        ||D
       G||-<- M2 NMOS
  Vin___||___
          S |
    ________|___ Vout
    |       |
    |       |
    |     __|
    |   ||S
    |  G||->- M1 PMOS
    |___||___
          D |
            |
            |
            |
           VSS

M2&#58; GS > 0 => NMOS - Anreicherungstyp
M1&#58; GS = 0 => PMOS - Typ ?

Damit der Verstärker, der ja offensichtlich <1 und negativ verstärkt, vernünftig funktionieren kann, muß am Ausgang ja high wie low anliegen können. Problem bereitet mir der PMOS. Ganz egal, für welchen Typ man sich entscheidet, wegen VGS1 = 0 ist der Transistor entweder immer auf oder immer zu. Und damit kann man auf Vout nur unbefriedigende Zustände legen:

- Fall PMOS M1 immer zu: VDD (high) oder undefiniert
- Fall PMOS M1 immer auf: VSS (low) oder undefiniert


Wie bekomme ich mit einer Verschaltung auf Vout VDD und VSS?

Vorschlag: Vertauschung von D und S beim PMOS:

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9.4 b)

            VDD
          __|
        ||D
       G||-<- M2 NMOS
  Vin___||___
          S |
    ________|___ Vout
    |       |
    |       |
    |     __|
    |   ||D
    |  G||->- M1 PMOS
    |___||___
          S |
            |
            |
            |
           VSS

M2&#58; GS > 0 => NMOS Anreicherungstyp
M1&#58; GS > 0 => PMOS Verarmungstyp

1. Vin=1 => M2 auf => Vout = 1 => VGS1 = 1 => M1 zu => Vout=1
2. Vin=0 => M1 zu => ANNAHME Vout=0 => M2 auf => Vout=0

aber:

3. Vin=0 => M1 zu => ANNAHME Vout=1 => M1 bleibt zu => Vout=1 FALSCH!

Wenn dies ein nicht invertierender Verstärker sein soll, müßte sich VOut über den Ausgang selbsttätig entladen, so dass dort ohne VDD Unterstütung der dritte Fall mit nie auftreten kann. Kann man das voraussetzen? Aber auch dann müßte man im 2. Fall hoffen, dass der Stromfluß Drain Source so langsam ist, dass vorher eine Potentialdifferenz VGS existiert, die den Transistor schließen läßt. Sehr unschön.

a) und d) sind nicht besser. Und: Weitere komische Bsp. gibt es auf 9.11.

[Dagobert]

Hi !

Genau das selbe habe ich den Professor gefragt und seine Antwort hat mich nochmehr verwirrt......:" Die Drain und Source Anschlüsse sind doch egal. Man kann sie auch einfach vertauschen. Die Funktion bleibt die selbe......" ich hätte wohl das Ohmsche Gesetz nicht verstanden ?!

[xigua]

@beta
Ich hoffe mein Skript ist noch aktuell.
Beachte daß In Abb. b) der Treiber oben(!) und die Last unten eingezeichnet ist.
Meine Interpretation: (Annahme: Vdd positiver als Vss)
M1 ist NMOS, M2 ist PMOS, die Source-Anschlüsse der beiden Transistoren sind ganz oben und ganz unten (an den Quellen), die Drain-Anschlüsse sind beide an Vout geschaltet.


@Dagobert
Welches Drain, und welches Source ist hängt von der Beschaltung ab. Theoretisch ist ein MOS-Baustein symmetrisch bzgl. D und S. (In Wirklichkeit wird der Aufbau allerdings auf eine bestimmte Betriebsrichtung optimiert.)

[beta]

@xigua: Danke für die Beantwortung. Leider ist das Problem dennoch noch nicht ganz gelöst.

Also, ich habe das Script dieses Semester (SS 04) aus dem Druckpunkt. Aber auch in dieser neuen (?) Version habe schon manchen Fehler gefunden.

Wenn ich deine Angaben aus dem letzten Beitrag befolge, bekomme ich:

Code: Alles auswählen

9.4 b) mit Angaben von xigua

            VDD
          __|
        ||S
       G||->- M2 PMOS Anreicherung, weil VGS<0
  Vin___||___
          D |
    ________|___ Vout
    |       |
    |       |
    |     __|
    |   ||D
    |  G||-<- M1 NMOS Anreicherung, weil VGS>0

    |___||___
          S |
            |
            |
            |
           VSS 

mit&#58; VDD positiver als VSS, VDD positiver als Vin.

Auch damit bekomme ich nur Unsinn-Ausgänge.

Fälle:

1. Vin=0 => M2 auf => Vout=1 => M1 auf => Vout=0 (KS) => M1 zu => Vout undefiniert

2. Vin=1 => M2 zu
2a. wenn Vout noch 1 => M1 auf => Vout=0 => M1 zu => Vout undefiniert
2b. wenn Vout noch 0 => M2 zu => Vout undefiniert

Fehler meinerseits? Wie müssen die Ereignisketten dann aussehen?

Ich gehe im Moment davon aus, dass VSS ~~ Masse ~~ 0-Potential stärker ist als VDD, d.h. VDD immer herunterzieht. Falsch?

(Transistorenübersicht z.B. Taschenbuch der ET oder Tietze, Schenk: HST)

[xigua]

1. Vin=0 => M2 auf => Vout=1 => M1 auf => Vout=0 (KS) => M1 zu => Vout undefiniert

2. Vin=1 => M2 zu
2a. wenn Vout noch 1 => M1 auf => Vout=0 => M1 zu => Vout undefiniert
2b. wenn Vout noch 0 => M2 zu => Vout undefiniert

zu 1.
Da bei M1 Gate und Drain verbunden und somit auf gleichem Potential sind, gilt Vgs = Vds , und M1 ist immer im Sättigungsbereich (außer wenn er Abgeschaltet ist). M1 wirkt hier quasi als Widerstand.
Also:
Vin=0 => M2 auf => Vout=1 => M1 in Sättigung (M1 wirkt nicht wie KS, sondern wie ein Widerstand) => Vout ~ 1

zu 2.
Vin=1 => M2 zu
2a. wenn Vout vorher 1 => M1 auf (Sättigung) bis Kapazitäten entladen sind => Vout ~ 0, M1 zu
2b. wenn Vout vorher 0 => M2 zu, M1 bleibt zu, Vout = 0.
Undefiniert ist es ja deswegen nicht, weil der M1 wie ein "Widerstand" ist, und Vout auf 0 runterzieht, falls M2 zu ist.

(Annahmen: Vdd =1, Vss = 0)

[beta]

So, jetzt funktioniert alles. Danke!!!

Nur zur Info: Folges ist mir noch aufgefallen:

Offenbar nimmt das Script S. 2.6 implizit einen NMOS-Transistor an. Verallgemeinert gilt:

*** NMOS ***

1. Linearer Bereich (VGS-Vt) >_ VDS
2. Sättigungsbereich (VGS-Vt) < VDS
3. Abschaltbereich: VGS < Vt

*** PMOS ***

1. Linearer Bereich (VGS-Vt) <_ VDS
2. Sättigungsbereich (VGS-Vt) > VDS
3. Abschaltbereich: VGS > Vt

Allgemeingültig für NMOS und PMOS könnte man die Zusammenhänge wie folgt zusammenfassen:

1. Linearer Bereich |(VGS-Vt)| >_ |VDS|
2. Sättigungsbereich |(VGS-Vt)| < |VDS|
3. Abschaltbereich: |VGS| < |Vt|

Hintergrund: VGS, VDS ist beim PMOS im Gegensatz zum NMOS <_ 0!

# Merkregel: Wenn VGS = VDS, dann gilt IMMER, für PMOS wie für NMOS: Transistor befindet sich in Sättigung! #

Das Script ist da - gelinde gesagt - etwas unglücklich formulier!