Der folgende Quellcode ist im Grunde genommen eine sozusagen wörtliche Übersetzung einer 4-Bit-Zählerschaltung aus vier takt-vorderflanken-gesteuerten D-FlipFlops.
Das Problem ist dass diese Schaltung von Xilinx-ModelSim und VHDL-Simily-Sonata problemlos kompiliert werden kann, jedoch während der Simulation fehler gemeldet werden, sodass im Endeffekt der Zähler nicht simuliert werden kann. Alle unterschaltungen (D-Latch und D-FlipFLop können auch problemlos simuliert werden). Liegt es vielleicht an den zu vielen nebenläufigen Signalzuweisungen?
Hier nun der Quellcode:
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COUNTER4.vhd
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entity COUNTER4 is
port (CLK : in bit;
N : out bit_vector(3 downto 0));
end;
architecture BEHAVIORAL of COUNTER4 is
component D_FF is
port (D, CLK : in bit;
Q, NQ : buffer bit);
end component;
signal Q, NQ : bit_vector(3 downto 0);
signal Q1, NQ1 : bit_vector(3 downto 0);
begin
D_FF0: D_FF port map(NQ(0), CLK, Q(0), NQ(0));
D_FF1: D_FF port map(NQ(1), Q(0), Q(1), NQ(1));
D_FF2: D_FF port map(NQ(2), Q(1), Q(2), NQ(2));
D_FF3: D_FF port map(NQ(3), Q(2), Q(3), NQ(3));
N <= Q;
end;
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D_FF.vhd
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-- Taktvorderflankengesteuertes D-FlipFlop
entity D_FF is
port (D, CLK : in bit;
Q, NQ : buffer bit);
end;
architecture BEHAVIORAL of D_FF is
component D_LATCH is
port (D, CLK : in bit;
Q : buffer bit);
end component;
signal Qm : bit;
begin
MASTER: D_LATCH port map(D, not CLK, Qm);
SLAVE: D_LATCH port map(Qm, CLK, Q);
NQ <= not Q;
end;
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D_LATCH.vhd
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entity D_LATCH is
port (D, CLK : in bit;
Q, NQ : buffer bit);
end;
architecture BEHAVIORAL of D_LATCH is
begin
Q <= D when CLK = '1' else Q;
end;
architecture BEHAVIORAL2 of D_LATCH is
begin
NQ <= (CLK and D) nor Q;
Q <= (CLK and (not D)) nor NQ after 1 fs;
end;
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Otto
